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センサーの値段を決める「歩留まり」

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カメラを選ぶとき、多くの人が一度は同じ疑問にぶつかる。なぜ、撮像素子が大きいというだけで、カメラの値段はこれほど跳ね上がるのか。センサーの面積が二倍になっても、値段は二倍では済まない。時に四倍にも五倍にもなる。この不釣り合いな価格の差を説明する鍵が、半導体づくりの現場で使われる「歩留まり」という言葉である。前章では、CMOSという共通の土台の上に育った多様な撮像素子を見て回り、最後に「フルサイズがなぜ高価なのか」という問いを次章に預けた。本章はその約束を果たす。目に見えない製造の理屈が、私たちが店頭で目にする価格の序列を、静かに、しかし確実に決めているのである。

目次

「歩留まり」とは何か：言葉の意味と半導体での定義

歩留まりとは、もともと投入した材料や仕込みに対して、最終的に使いものになる良品がどれだけ手元に残るかを表す言葉である。料理で仕入れた魚のうち実際に皿に乗る身の割合、農作物のうち出荷できる分の割合、こうした場面で古くから使われてきた。工場でものをつくるかぎり、投入したものがすべて製品になることはない。どこかで傷んだり、規格から外れたりして、必ずいくらかが失われる。その「残る割合」を数字にしたものが歩留まりである。

半導体の世界では、この言葉はさらにはっきりとした意味を持つ。半導体製造を解説するEESemiは、テスト歩留まりを次のように定義する。

the number of devices that pass electrical testing to the total number of devices subjected to electrical testing, usually expressed as a percentage (%)

和訳すれば、「電気的な試験を受けた素子の総数に対して、その試験に合格した素子の数の割合であり、ふつうは百分率で表される」となる。つくった素子をすべて検査し、正しく動いたものの割合が歩留まりだというわけだ。

なぜこの数字がそれほど重視されるのか。同じ資料は、歩留まりが低いことの重さをこう説明する。

low test yields mean throwing away a large number of units that have already incurred full manufacturing costs from wafer fabrication to assembly

「低いテスト歩留まりは、ウェハの製造から組み立てまで、すでに全工程分の製造コストを負った多数の製品を捨てることを意味する」。ここが半導体の厳しいところだ。不良品は、工程の途中で安く取り除けるわけではない。何十もの工程を経て、最後の検査ではじめて不良と分かることが多い。つまり、捨てられる一つひとつが、良品と同じだけの手間と費用を吸い込んだうえで捨てられる。歩留まりが下がるほど、生き残った良品が背負わされるコストは重くなる。

では、何が良品と不良品を分けるのか。EESemiは歩留まりを落とす主な原因として、酸化膜の厚みのばらつきやマスクの位置ずれといった工程上の問題、素子設計の限界、そして回路上に紛れ込む無作為な点欠陥の三つを挙げる。とりわけ点欠陥について、こう述べる。

Point defects are usually due to dust or particulate contamination in the environment or equipment issues where the wafer was processed.

「点欠陥はふつう、ウェハが加工された環境や装置における塵や微粒子の汚染、あるいは装置の問題によって生じる」。目に見えないほど小さな塵の一粒が、回路の一点を壊す。半導体工場が徹底した無塵の管理室で運営されるのは、この一粒との戦いだからである。そして次の節で見るように、この「無作為に降ってくる一粒」こそが、センサーの大きさと価格を結びつける張本人となる。

ウェハとダイ：面積が大きいほど歩留まりは落ちる

半導体は、円い板の上でまとめてつくられる。この板をウェハと呼ぶ。直径200ミリや300ミリのケイ素の円盤に、同じ回路をびっしりと敷き詰め、最後に格子状に切り分ける。切り分けられた一つひとつのかけらが、チップの本体であるダイである。撮像素子も同じで、一枚のウェハの上に、多数のセンサーが並んだ状態でつくられ、あとで切り出される。

ここで先ほどの点欠陥を思い出したい。塵や結晶の乱れによる欠陥は、ウェハのどこに落ちるか分からない。無作為にばらまかれる。すると、一つのダイの面積が大きいほど、そのダイが欠陥を一つ以上抱え込む確率は高くなる。広い土地ほど、落ちてくる雨粒に当たりやすいのと同じ理屈だ。

図1 ウエハーから何枚とれるか
図1 ウエハーから何枚とれるか

この関係を数式にしたものが、歩留まりモデルである。もっとも基本的なポアソンモデルを、EESemiはこう導く。

Thus, Y = e (-AD), which is the Poisson Yield Model.

ここでYは歩留まり、Aはダイの面積、Dは欠陥密度、すなわち単位面積あたりの平均欠陥数である。式にすれば歩留まり Y は e の（マイナス、面積かける欠陥密度）乗となる。面積と欠陥密度の積は、そのダイに平均していくつの欠陥が乗るかを表す。この平均欠陥数が大きくなるほど、Yは急激に小さくなる。

具体的に見てみよう。あるダイで平均欠陥数が0.5だとすると、歩留まりはおよそ61パーセントになる。もしダイの面積が2倍になり、平均欠陥数が1.0になれば、歩留まりはおよそ37パーセントに落ちる。面積が4倍で平均欠陥数が2.0になれば、およそ14パーセントである。面積が2倍、4倍と増えるにつれて、良品率は比例して減るのではなく、坂を転げ落ちるように下がっていく。ここに、面積の差が価格の差を何倍にも増幅する仕組みがある。

図2 欠陥が価格に効くしくみ
図2 欠陥が価格に効くしくみ

もっとも、このポアソンモデルは現実に対してやや厳しすぎる。EESemiも次のように但し書きを添える。

Many experts believe that the Poisson Model is too pessimistic, since defects are often not randomly distributed, but rather clustered in certain areas.

「多くの専門家は、ポアソンモデルは悲観的すぎると考えている。欠陥はしばしば無作為に分布するのではなく、ある領域に固まって存在するからである」。実際の欠陥はウェハ上の特定の領域に固まりやすく、この偏りを織り込んだマーフィーモデルなど、より現実に合う式も使われる。とはいえ、どの式を選んでも「面積が大きいほど歩留まりは落ちる」という向きは変わらない。式が変わるのは、坂の急さの見積もりだけである。

この原理を、半導体産業の分析で知られるSemiAnalysisは、ひとことで言い切る。

Larger die sizes increase costs because defects are more likely to affect that larger die.

「ダイのサイズが大きいほどコストが上がる。大きなダイほど欠陥の影響を受けやすいからである」。同社は仮想の例で、同じ欠陥密度のウェハから取れる無欠陥のダイの数を比べている。800平方ミリの大きな一枚もの（モノリシック）の設計では良品が30個しか取れないのに対し、432平方ミリの小さなチップを二つ組み合わせる設計では、小さなチップの良品が79個、製品にして39.5個分取れたという。欠陥密度は同じでも、ダイを大きくするだけで、ウェハ一枚から手にできる製品は少なくなる（分割した側が約3割多い）。撮像素子のように「一枚の大きなダイ」を必要とする製品にとって、これは避けようのない現実である。

身近な例：CPUのビニングと製品階層

歩留まりの問題は、遠い工場の話ではない。私たちが日々使うパソコンの頭脳、CPUの製品ラインナップにも、その影が色濃く落ちている。

ウェハから切り出したダイに欠陥が見つかったとき、必ずしも全部を捨てるわけではない。たとえば八つの演算コアを持つ設計のダイで、そのうち一つのコアだけが欠陥で動かなかったとする。残る七つが健全なら、問題のコアを電気的に切り離し、六コアや七コアの製品として売ることができる。同じように、高い動作周波数で安定して動くダイは上位モデルへ、そこまで届かないダイは下位モデルへと振り分けられる。こうして、できあがったダイを性能や欠陥の有無で選り分け、複数の製品階層に割り当てることをビニングと呼ぶ。

ビニングは、製造上のばらつきを収益に変える工夫として位置づけられる。完全な良品だけを売り、それ以外を捨てていては、歩留まりの低さがそのまま損失になる。だが、少し欠けたダイにも居場所を与えれば、ウェハ一枚から生み出せる売り物は増える。私たちが目にする「無印」「上位版」「廉価版」といった製品の段階の多くは、実は一枚のウェハの上に生まれた、出来のばらついた兄弟たちなのである。SemiAnalysisも、先の試算では、欠陥のあるダイを救って売る「ダイ・ハーベスティング」を考慮の外に置いたと断っている。

撮像素子の世界にも、これと通じる発想がある。センサーには膨大な数の画素が並ぶが、そのうちのごくわずかが製造時に欠けても、周囲の画素から補ったり、あらかじめ用意した予備で置き換えたりして、製品として成り立たせる工夫がなされてきた。完全無欠を求めるのではなく、多少の傷を織り込んで使いものにする。この現実的な割り切りが、半導体という歩留まりの厳しい世界で、製品を成立させてきた知恵である。

レチクル限界とフルサイズセンサーの製造制約

ここまでは「大きいほど欠陥に当たりやすい」という確率の話だった。だが撮像素子、とりわけフルサイズには、もう一つ別の、そして決定的な制約が加わる。露光装置が一度に焼きつけられる面積には、物理的な上限があるのだ。

半導体の回路は、写真の焼き付けに似た工程でウェハに転写される。回路の原版であるフォトマスク、別名レチクルに描いた模様に光を通し、レンズで縮小してウェハに焼きつける。SemiAnalysisはこの仕組みをこう説明する。

The standard photomask is 104mm by 132mm. The lithography tool then exposes through the photomask to print features on the wafer at 4x reduction. That field is 26mm by 33mm.

「標準的なフォトマスクは104ミリ×132ミリである。露光装置はこのフォトマスクを通して光を当て、四分の一に縮小してウェハ上に模様を焼きつける。その焼き付け範囲は26ミリ×33ミリである」。この一度に焼ける範囲を露光フィールドと呼び、その上限をレチクル限界という。

この26ミリ×33ミリという数字は、特定の分析者の推測ではない。露光装置をつくるメーカー自身が公式に掲げる仕様である。キヤノンのi線ステッパーFPA-5550iZ2の仕様表には、フィールドサイズが「26 mm x 33 mm」とはっきり記されている。面積にすれば約858平方ミリ。これが、現在の主流の露光装置が一度の露光で扱える広さの限界である。

では、フルサイズの撮像素子はどうか。フルサイズは、かつての35ミリフィルムに由来する36ミリ×24ミリ、面積にして約864平方ミリの大きさを持つ。ここで問題が起きる。フルサイズの長辺36ミリは、露光フィールドの二辺である26ミリと33ミリのどちらよりも長い。つまりフルサイズのセンサーは、一度の露光では焼ききれないのだ。

この限界を超える大きさのものをつくるには、どうするか。キヤノンの露光装置の紹介ページは、イメージセンサーについてこう述べている。

特にイメージセンサーでは、チップサイズが通常の露光エリア（26mm x 33mm）以上の場合、スティッチング※2が必要になり、画質や生産性の観点で不利となります

（※2は同ページの注記）。露光を複数回に分け、焼いた模様を精密につなぎ合わせる。この手法をステッチ露光（スティッチング露光）と呼ぶ。同ページの注記は、これを「デバイスの一工程を露光するにあたり、スクライブライン領域を挟まずに二つ以上の露光領域を接続して露光する手法」と説明し、「接続部での位置ズレ精度が歩留まりに直接影響を及ぼす」と述べている。標準の露光フィールドの装置を使うかぎり、フルサイズや、それより大きい中判の撮像素子は、この継ぎはぎの工程を経て製造することになる。

ただし、例外もある。キヤノンは、1/2縮小の投影レンズで50ミリ×50ミリ以上の広さを一括露光できるFPA-5510iXを2015年に発売し、2023年にはその後継にあたるFPA-5550iXを、フルサイズCMOSセンサーなどの高精細な単一露光向けとして発表した。専用の大画角の装置を使えば、継ぎはぎを避ける道もある。

ステッチ露光は、二重の意味でコストを押し上げる。第一に、一つのセンサーを焼くのに複数回の露光が要るため、装置を占有する時間が延び、一枚のウェハを処理する手間が増える。第二に、つなぎ目を寸分の狂いなく合わせる高い精度が求められ、少しでもずれれば不良になる。面積が大きいことによる歩留まりの低下に、この継ぎはぎの難しさが上乗せされる。フルサイズの価格が面積の比をはるかに超えて高くなるのは、こうした製造の理屈の積み重ねによる。

歩留まりがセンサーサイズの選択に与えた影響

以上を踏まえると、撮像素子のサイズがなぜ今のような序列になっているのかが見えてくる。それは、写真的な理想だけで決まったのではなく、半導体をつくる経済の現実に強く縛られてきた結果なのである。

スマートフォンに載る1型より小さなセンサーや、多くのミラーレス機やデジタル一眼レフが採るAPS-Cは、いずれも露光フィールドの26ミリ×33ミリの内側にすっぽり収まる。APS-Cはおよそ23.6ミリ×15.7ミリで、一度の露光で焼ける。面積が小さいぶん、ウェハ一枚からたくさんのダイが取れ、しかも一つひとつが欠陥に当たる確率も低い。歩留まりが高く、ウェハあたりの取得数も多い。だからこそ、これらの小型センサーは相対的に安くつくれる。

対してフルサイズは、前節で見たとおり標準の露光フィールドに収まらず、ステッチ露光か、大画角の専用装置を要する。面積が大きいことによる歩留まりの低下に、継ぎはぎの難しさが重なり、さらにウェハ一枚から取れる数そのものが激減する。この三つが同時にのしかかる結果、フルサイズは面積の比から素朴に予想されるよりも、はるかに高価になる。中判はこの傾向がいっそう強い。センサーの価格表の背後には、この製造経済の階段が横たわっている。

この構図は、本連載と並行する記事「APS-Cクロニクル」で論じた、APS-Cというサイズがなぜ写真と映像の標準的な位置を占めてきたのかという問いとも響き合う。APS-Cは、画質と、つくりやすさ、そして価格の折り合いが良い場所に位置している。技術者や経営者がこのサイズを長く支持してきた背景には、こうした歩留まりの現実があった。撮像素子のサイズ選びは、美しさの理想と製造の制約とがせめぎ合う、綱引きの産物なのである。

本章で扱う「世界の潮流」

本章で見た歩留まりの理屈からは、写真や映像の枠を超えた、より大きな潮流が読み取れる。

第一に、「大きな一枚もの」を避け、小さく分けてつなぐという流れである。半導体の世界では近年、大きなダイを一つでつくるのをやめ、小さなダイ(チップレット)を複数つないで一つの製品に仕立てる設計が広がっている。SemiAnalysisがチップレット化を促す大きな力の一つとして挙げるとおり、大きなダイほど欠陥の影響を受けやすく、コストが上がるからだ。分けてつくれば、良品を取りやすくなる。もっとも同社は、分割すると露光の回数が増えてかえって高くつく最悪ケースの仮想例も示しており、小さく分ければいつでも得とは限らない。世界の半導体産業は、歩留まりという見えない壁を避けるために、部品を細かく分ける方向へ舵を切っている。

ところが、撮像素子はこの潮流に素直には乗れない。写真は、連続した一枚の面で光を受けてはじめて一枚の像になる。センサーを細かく分割してつなぐと、つなぎ目が像に現れかねない。だから撮像素子は、歩留まりが厳しいと分かっていても、大きな一枚のダイであり続けるしかない場面が多い。半導体全体が「分けて逃げる」方向へ進むなかで、撮像素子は「大きな一枚」の宿命を背負い続ける。ここに、この製品の特殊な立ち位置がある。

第二に、この歩留まりの壁を乗り越える工夫そのものが、各社の技術力の見せどころになっているという点である。フルサイズをステッチ露光で安定してつくる技術、欠けた画素を救う設計、大面積でも歩留まりを保つ製造管理。こうした地道な積み重ねが、どの企業が大きなセンサーを供給できるのかを決めている。そして、大判の撮像素子を量産できるメーカーは世界でも限られる。誰がこの難しい製造を担い、どの企業が世界の目をつくっているのか。次章からは、視点を素子そのものから、それをつくる人々と企業の側へ移していく。

センサーの値段の裏には、塵の一粒との戦いと、露光装置の物理的な限界と、それを乗り越える技術の蓄積があった。この見えない現実を知っておくと、次に語る「センサーをつくる人々」の営みが、いっそう立体的に見えてくるはずである。

典拠（出典一覧）

イメージセンサー・クロニクル

クロニクル
中級者向け
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